晶体管，何去何从？

到本十年末，我们将见证一个非凡的里程碑——在微型微处理器封装中集成一万亿个晶体管。本文将全面回顾过去六十年间推动晶体管尺寸缩小的一系列创新浪潮，并概述未来十年晶体管尺寸持续缩小所必需的关键创新。

要克服当今计算领域最严峻的挑战——降低能耗，从而实现人工智能（AI）指数级增长需求的可持续部署，材料工程、器件物理和工艺集成方面必须取得重大突破。应对这一关键挑战需要开发一种革命性的新型晶体管，该晶体管能够在超低电源电压（低于300mV）下工作，同时提供可接受的性能（开关速度）。本文重点介绍了最有前景的未来晶体管方案，并展望了一种可能应对这些挑战的晶体管架构。

经典扩展（CPU）时代：1965 年 ~ 2005 年

摩尔定律的前四十年见证了晶体管数量的指数级增长，并推动了计算机技术的多个发展时代，从大型机开始，最终发展到个人电脑（PC）。晶体管数量的每增加十倍，就催生出一种在前代基础上不断改进的新型计算机。

摩尔定律（1965 年）以及鲍勃·丹纳德建立的标度物理学（关联1974 年的摩尔定律为技术人员提供了一份蓝图，使他们能够在相对恒定的功率密度下，稳步缩小晶体管尺寸并逐步提高晶体管性能。摩尔定律与丹纳德缩放定律的完美结合，开启了计算机技术近 40 年的黄金时代。这一时代的到来得益于半导体设备技术、材料工程和工艺集成领域的众多创新，其中最重要的是栅极介质层厚度 (Tox) 的持续减小以及源/漏 (S/D) 扩展层深度的不断减小，这使得晶体管栅极长度能够从微米级缩小到纳米级，同时降低晶体管阈值电压 (Vt)。为了在栅极介质层越来越薄的情况下保持产品可靠性，这一时期晶体管的工作电压 (Vdd) 必须从 5V（20 世纪 90 年代初）大幅降低到 1.2V（2005 年左右）。这些创新使得芯片时钟频率从几十 kHz 提升到惊人的 3 GHz。

随着时间的推移，对原始性能（开关频率）的追求，尤其是在个人电脑（CPU）芯片领域，迫使器件尺寸的缩小速度快于电压（Vdd）的缩小速度，从而导致器件内部电场强度增加。此外，Vdd的进一步缩小也受到关断漏电流（Ioff）增加的限制。这导致功率密度不断提高，并最终导致Dennard缩放定律本身失效。功率密度被推至约150W/mm²，这是当时封装成本和散热能力所允许的极限。到2005年，业界发现晶体管尺寸的进一步缩小面临着根本性的障碍。

移动（SoC）时代：2005年~2022年

过去20年间，技术专家突破了晶体管尺寸缩小的诸多看似无法逾越的障碍，包括尺寸缩小的极限、晶体管性能的极限以及工作电压降低的极限。这一时期标志着移动计算的兴起，也使得晶体管研发的重点从追求原始性能（开关频率或时钟速度）转向在固定功耗范围内最大化性能（每瓦性能）。

尽管如此，晶体管数量的指数级增长依然持续，只是缺少了丹纳德缩放定律带来的助力，这给计算机架构师带来了一个全新的挑战——如何在固定的功耗预算内，最大限度地利用大量的晶体管来提升性能和功能。为了解决这一限制，一种架构解决方案应运而生——核心级并行。通过将许多计算任务并行化到两个或多个计算核心上，可以加速这些任务，同时降低总功耗。这催生了双核微处理器时代，并最终发展到多核微处理器时代。即使采用多核架构，不断增加的功耗密度最终也会导致相当一部分晶体管在任何给定时间都无法使用（也称为“暗硅”）。

与此同时，晶体管的二氧化硅栅极介质厚度 (Tox) 缩小达到了物理极限，硅沟道迁移率逐渐下降，这可能会限制性能和功率效率的进一步提高。

要克服这些被认为的根本性障碍，就必须进行晶体管的革命性创新。

英特尔引领的晶体管技术革新

从21世纪初开始，英特尔的工程师们率先在晶体管技术中应用了新型材料和架构，并加速了突破性理念从研究到开发和大规模生产的进程。这些创新开启了晶体管技术在接下来的二十年中飞速发展的时代，并成为所有现代半导体技术的基石，至今仍在晶体管制造中得到应用！

迁移率增强：应变硅

多年来，在硅晶体管中引入应变一直被视为提升性能的终极目标。尽管许多公司和研究人员提出了不同的应变引入方法，但没有一种方法能够实现大规模生产。最终，在2004年，英特尔推出了一种新型晶体管结构，该结构采用嵌入式硅锗（SiGe）来引入压缩应变以提高PMOS（空穴）迁移率，并采用一种新型覆盖层来引入拉伸应变以提高NMOS（电子）迁移率。英特尔的单轴应变方法与当时其他公司和更广泛的研究界所采用的双轴应变方法截然不同，并且事实证明，英特尔的单轴应变方法在性能和可制造性方面都远胜于后者。此外，这种架构还具有高度可扩展性，能够在多代晶体管尺寸缩小过程中逐步提高应变水平，从而实现更高的性能。时至今日，所有主要的半导体代工厂都在所有现代晶体管中应用了这项创新技术！

Tox限制：高介电常数材料和金属栅极

英特尔探索了多种方法，以新型高介电常数（Hi-K）栅极介质和金属栅极电极取代基于二氧化硅（SiO2）的栅极介质和硅栅极电极。这些方法包括“栅极优先”、“替换栅极”以及全硅化物栅极电极。经过长达十年的深入研发，英特尔在45纳米节点（2007年）推出替换栅极工艺，震惊了整个行业。这一变革将以往罕见的稀土元素和金属引入主流硅晶圆厂，并需要开发新的半导体设备和工艺工程技术。戈登·摩尔称其为自20世纪60年代以来晶体管领域最重大的变革。时至今日，这项创新仍然应用于所有先进节点晶体管中！

平面晶体管的极限：

鳍式场效应晶体管（FinFET）

到2010年，传统的平面（2D）晶体管架构在经历了五十年的风雨后终于走到了尽头，迫使人们转向3D FinFET。英特尔再次成为行业翘楚，于2011年率先在22nm节点上将FinFET投入量产。纳米级的鳍片宽度实现了卓越的静电控制，从而在更低的Vdd电压下获得更高的性能。鳍片的3D结构使得在给定尺寸范围内晶体管的有效宽度显著增加，进而大幅提升了驱动电流。过去15年来，鳍片轮廓的飞速发展得益于材料沉积和图案化技术的诸多创新。时至今日，这些创新仍然被应用于所有现代晶体管工艺中！

人工智能（系统级封装）时代

摩尔定律的第七个十年恰逢又一个计算时代的到来。在未来几年，人工智能将重新定义计算，并且已经引发了芯片平台从通用处理器（CPU）向特定领域加速器（GPU和ASIC）的巨大转变。

计算平台的这种转变也恰逢晶体管架构的又一次重大变革。环栅（GAA）或带状场效应晶体管（RibbonFET）已实现量产，并应用于英特尔的多款高性能计算产品。带状场效应晶体管是鳍式场效应晶体管（FinFET）的自然演进，在相同尺寸下可提供更高的驱动电流和/或更低的电容、更优异的静电性能、更高的封装密度以及更低的工作电压。

RibbonFET架构很可能会被堆叠式RibbonFET架构所取代，该架构将N型和P型晶体管相互堆叠，从而打造更紧凑的单片式3D计算单元。这种架构能够在给定的芯片面积内显著提高晶体管密度（超过1.5倍），并且已经由英特尔和其他公司在硅芯片上进行了验证。

除了堆叠式硅带状场效应晶体管 (RibbonFET) 之外，二维过渡金属硫族化物 (TMD) 薄膜也被研究作为沟道材料以实现进一步的尺寸缩小，但仍然存在许多问题。

过去几年，全球人工智能计算的能源需求以不可持续的速度增长。此外，向基于芯片组的系统级封装（SiP）设计转型，采用3D堆叠芯片，每个封装包含数千亿个晶体管，将使散热能力超出目前一流材料和架构的极限。突破这一迫在眉睫的“能源壁垒”需要开展协调一致的研究，以降低晶体管的能耗并提高散热能力。

一种新型超低功耗晶体管

为了提高能源效率，必须集中精力开发一种能够在超低电压（Vdd < 300mV）下工作的新型晶体管。然而，超低Vdd工作会导致性能显著下降，并且对环境变化更加敏感，因此需要电路和系统解决方案具备更强的抗干扰和抗噪声能力。这些挑战需要器件、电路和系统领域的专家们密切合作。提高晶体管在超低电压下的性能，需要开发具有超陡亚阈值斜率的晶体管，并使用高迁移率沟道材料。

实现超陡亚阈值斜率晶体管的潜在方案包括负电容场效应晶体管（NC-FET）、铁电场效应晶体管（FE-FET）和隧道场效应晶体管（TFET），每种方案都面临着独特的挑战。目前，工业界和学术界都在积极研究这些方案。

NC-FET 利用铁电栅极绝缘材料。铁电体中的负微分电容可以放大栅极电压引起的表面电势变化，从而降低亚阈值斜率和等效氧化层厚度 (EOT)。

虽然NC-FET设计用于无迟滞运行，但FE-FET却存在迟滞。如上图所示，FE-FET依靠具有低矫顽电压的铁电材料来产生“有效”的超陡亚阈值斜率，该斜率小于硅晶体管所能达到的最低值（60mV/decade）。

隧道场效应晶体管一直存在驱动电流低和亚阈值斜率改进不如预期等问题。

鉴于低栅极过驱动会导致驱动电流显著下降，因此需要高迁移率沟道材料来提升超低Vdd下的驱动电流。将锗、III-V族化合物和碳纳米管等高迁移率沟道材料有针对性地引入到现有的成熟硅衬底中，有望带来丰厚的回报。

底部空间充足

未来十年，微处理器封装中的晶体管数量将继续大幅增长。开发超低Vdd晶体管将有助于解决万亿晶体管时代人工智能能耗和散热问题中最关键的因素之一。

过去60年间，每当晶体管尺寸持续缩小面临巨大挑战时，工业界和学术界的专家们都会开辟新的道路，确保指数级增长的势头得以延续。我们没有理由相信这一趋势会在未来很长一段时间内停止。技术发展的空间依然巨大！